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完成了一种基于ROM结构的直接数字频率合成器（Direct Digital Synthesizer,DDS）的ASIC设计。其中累加器采用进位链和流水线相结合的方式，提高了工作频率的同时降低了资源占用率；ROM模块应用以正弦函数1／4波形对称性为基础，并结合Hutchison相交分离法的改进压缩算法，压缩率达到49倍，降低了芯片的功耗和面积。基于SMIC 0．18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低，面积小，频率分辨率高，可作为高质量的信号源应用于4G移动通信中。