【摘 要】
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为了减小函数信号发生器的体积,降低函数信号发生器的成本,提出了一种基于Nios Ⅱ的函数信号发生器设计方案。该方案利用硬件描述语言Verilog HDL设计硬件底层模块,并在现场
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为了减小函数信号发生器的体积,降低函数信号发生器的成本,提出了一种基于Nios Ⅱ的函数信号发生器设计方案。该方案利用硬件描述语言Verilog HDL设计硬件底层模块,并在现场可编辑门阵列（field programmable gate array,FPGA）芯片中嵌入Nios Ⅱ软核处理器作为系统的控制器,采用DDS技术使用软硬件结合的方式产生函数信号。经过试验测试结果表明,该方案可行,能够达到减小体积、降低成本的目的,并且可以产生频率、幅值可调的多种函数信号。整个系统具有较好的扩展性和良好的发展前景
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