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摘 要：高速PCB设计时代是伴随着计算机、图像处理、通信等领域对高速信号处理的需求而发展起来的。PCB设计已经从原来简单的元器件布局、拉线发展为以电工学为基础，综合了热、电子、化工、机械等多种学科的一门专业。本文首先对高速PCB仿真的重要意义进行了阐述；其次描述了高速PCB仿真设计基本流程，包括原理图设计阶段，PCB前仿真，PCB布局布线，PCB后仿真，功能、性能、EMI测试这几个方面；最后介绍了Cadence仿真设计工具的PCB设计流程以及IBIS仿真模型。
关键词：高速PCB；IBIS模型； 前仿真；后仿真
1引言
传统的PCB设计方法是先完成原理图的设计，然后进行元器件的布局和走线，最后对一定数量的原型机采用各种反复的测试来评定系统性能。一旦修改设计就会导致时间上的延迟，成本上的耗费，而这些在需要产品快速面市的压力下是不能接受的。而在产品设计初期发现，避免和更正设计错误，最好的方法之一就是PCB仿真。板级仿真工具的作用是使设计师能够在电路板制造前更快地开展调试工作。
Cadence公司的SigXplor和PCB SI设计工具为我们进行高速PCB的仿真给予了有力的帮助，在设计系统方案的时候，高速PCB仿真可以帮助我们解决很多疑难杂症，使我们拥有对系统设计方案的可预见性，再配合PCB设计的后端仿真，能使我们从根本上发现高速信号的问题并且尽快处理该问题。
2高速PCB仿真设计基本流程介绍
原理图设计阶段：选择元器件、建立元器件封装库、建立元器件连线网表、使电路逻辑符号与物理器件相对应。
PCB前仿真：时序仿真 TIMING、信号完整性仿真 SI、电磁兼容性仿真EMI。PCB布局布线：确定PCB形状、尺寸、层数及层结构、划分各模板区域、放置元件、网表输入、设置PCB布线规则、PCB交互布局、PCB布线、生成PCB光绘文件、钻孔数据文件等。PCB后仿真：电源完整性后仿真PI、信号完整性后仿真、电磁兼容性后仿真。功能、性能、EMI测试：单板调试、性能测试、设计验证、温度测试、EMI测试等。
3基于Cadence Allegro 工具的板级仿真设计流程介绍
Cadence板级系统设计的基本思路如下：
（1）项目管理器：用于管理项目设计所使用的工具及工具所产生的数据。
（2）原理图输入：用于完成电路原理图的设计输入，由Concept-HDL工具实现。在这一环境中，可以灵活使用各种工具，快速高效的将原理图送入计算机，生成后续工具能够处理的设计数据。
（3）设计转换：在完成原理图设计之后，生成各元器件的封装说明以及描述各元器件之间连接关系的文件，然后开始布局布线设计；或者在完成布局布线之后，将最终的PCB信息反馈到原理图上，使PCB设计与原理图设计保持一致。这种由前端到后端或者从后端到前端设计数据的转换与传递都是由Design Sync 工具完成的，它是完成原理图到PCB或者PCB到原理图数据传输不可缺少的桥梁。
（4）板级设计：实现元器件的自动与交互布局、信号自动与交互布线；生成后续制造与装配所需的各种数据文件，由Allegro工具实现。
（5）高速PCB规划设计：PCB SI 工具实现在设计过程中高速PCB设计性能分析，并及时将发现的问题传递到前端或后端的，从而不断修改和完善PCB版图。
4IBIS仿真模型
IBIS是I/O Buffer Information Specification（输入输出缓冲接口说明）的缩写，是一种用简单的文本数据来描述数字模型的行为。IBIS模型是通过一族电压/时间（V/T）和电流/电压（I/V）曲线描述器件各个管脚的输入输出特性（I/O）。因为IBIS模型只是描述了器件的外部特性，并不涉及器件的内部细节，不会造成知识产权的泄露，所以得到了集成电路厂商的大力支持和推广。另一方面IBIS模型是建立在器件一级的模型，抽象层次高，模拟时需要的计算少，故而仿真速度比SPICE模型高出两个数量级，非常适合用于系统级的仿真。
所有IBIS文件都包含同样的基本信息，可以认为有三个主要部分。
（1）文件头——描述文件本身的信息，如IBIS版本，文件名，发布日期等。
IBIS文件头需要下列关键字：
[IBIS Ver] —— 本文件的IBIS版本。
[File Name] —— IBIS的文件名。
[File Rev] —— IBIS文件或模型的修订级别。
[Comment Char] —— 用于改变注释符，默认的注释符为管状线（|）。
[Date] —— 文件创建日期。
[Source] —— 模型数据的来源。
[Note] —— 涉及到文件及元件的相关信息。
[Disclaimer] —— 任何法律权限的放弃。
[Copyright] —— 任何版权信息。
（2）元件和引脚描述——描述元件名、引脚、封装特性：IBIS文件的元件描述部分包含从数据手册中得到的元件引脚、封装电气特性等信息，在此部分中可定义管脚到缓冲器（模型）的映射。
（3）模型描述——描述元器件中每一个缓冲器的状态和行为：IBIS文件的模型描述部分定义了元器件每一个输入、输出以及双向缓冲器的特性。模型用关键字Pull up、pull down、GND clamp、Power clamp、和Ramp描述电流-电压曲线和开关特性。[Model]后的参数定义了模型的类型（输入、输出、I/O、开漏极等等）以及它的输入输出电容。
在模型描述中，IBIS需要下列关键字和参数：
[Model]——标志着模型描述的开始并声明一个唯一的模型名。模型名必须与引脚部分定义的名字相匹配。IBIS限制模型名长度不超过20个字符。
[C_comp]——定义管芯电容，管芯电容不包括封装电容。
[Voltage Range]——定义器件电源电压范围，包括典型、最小、最大值。
[Pull up]——定义上拉的I-V曲线。
[Pull down]——定义下拉的I-V曲线。
[GND Clamp]——定义与参考地相接的钳位二极管的I-V曲线。
[POWER Clamp]——定义与参考电源相接的钳位二极管的I-V曲线。
5结束语
本文详细介绍了Cadence仿真设计工具的PCB设计流程以及以及IBIS仿真模型。采用该仿真设计工具可以减小设计修改和制作的次数，提高实际的PCB设计质量，降低设计风险，从而使产品以最快的速度最小的成本进入市场，获得更多的利润。这对实际工作中的高速PCB的设计具有一定的指导意义。
参考文献
[1]IBIS Models for Digital Design and Signal Integrity.2010.
[2]李新.张琳.利用Cadence Allegro进行PCB级的信号完整性仿真.现代电子技术.2009.
[3]张磊.唐继勇.杨峰.高速电路中的信号完整性及仿真.中国测试技术.2008，34（1）：63-66.
关键词：高速PCB；IBIS模型； 前仿真；后仿真
1引言
传统的PCB设计方法是先完成原理图的设计，然后进行元器件的布局和走线，最后对一定数量的原型机采用各种反复的测试来评定系统性能。一旦修改设计就会导致时间上的延迟，成本上的耗费，而这些在需要产品快速面市的压力下是不能接受的。而在产品设计初期发现，避免和更正设计错误，最好的方法之一就是PCB仿真。板级仿真工具的作用是使设计师能够在电路板制造前更快地开展调试工作。
Cadence公司的SigXplor和PCB SI设计工具为我们进行高速PCB的仿真给予了有力的帮助，在设计系统方案的时候，高速PCB仿真可以帮助我们解决很多疑难杂症，使我们拥有对系统设计方案的可预见性，再配合PCB设计的后端仿真，能使我们从根本上发现高速信号的问题并且尽快处理该问题。
2高速PCB仿真设计基本流程介绍
原理图设计阶段：选择元器件、建立元器件封装库、建立元器件连线网表、使电路逻辑符号与物理器件相对应。
PCB前仿真：时序仿真 TIMING、信号完整性仿真 SI、电磁兼容性仿真EMI。PCB布局布线：确定PCB形状、尺寸、层数及层结构、划分各模板区域、放置元件、网表输入、设置PCB布线规则、PCB交互布局、PCB布线、生成PCB光绘文件、钻孔数据文件等。PCB后仿真：电源完整性后仿真PI、信号完整性后仿真、电磁兼容性后仿真。功能、性能、EMI测试：单板调试、性能测试、设计验证、温度测试、EMI测试等。
3基于Cadence Allegro 工具的板级仿真设计流程介绍
Cadence板级系统设计的基本思路如下：
（1）项目管理器：用于管理项目设计所使用的工具及工具所产生的数据。
（2）原理图输入：用于完成电路原理图的设计输入，由Concept-HDL工具实现。在这一环境中，可以灵活使用各种工具，快速高效的将原理图送入计算机，生成后续工具能够处理的设计数据。
（3）设计转换：在完成原理图设计之后，生成各元器件的封装说明以及描述各元器件之间连接关系的文件，然后开始布局布线设计；或者在完成布局布线之后，将最终的PCB信息反馈到原理图上，使PCB设计与原理图设计保持一致。这种由前端到后端或者从后端到前端设计数据的转换与传递都是由Design Sync 工具完成的，它是完成原理图到PCB或者PCB到原理图数据传输不可缺少的桥梁。
（4）板级设计：实现元器件的自动与交互布局、信号自动与交互布线；生成后续制造与装配所需的各种数据文件，由Allegro工具实现。
（5）高速PCB规划设计：PCB SI 工具实现在设计过程中高速PCB设计性能分析，并及时将发现的问题传递到前端或后端的，从而不断修改和完善PCB版图。
4IBIS仿真模型
IBIS是I/O Buffer Information Specification（输入输出缓冲接口说明）的缩写，是一种用简单的文本数据来描述数字模型的行为。IBIS模型是通过一族电压/时间（V/T）和电流/电压（I/V）曲线描述器件各个管脚的输入输出特性（I/O）。因为IBIS模型只是描述了器件的外部特性，并不涉及器件的内部细节，不会造成知识产权的泄露，所以得到了集成电路厂商的大力支持和推广。另一方面IBIS模型是建立在器件一级的模型，抽象层次高，模拟时需要的计算少，故而仿真速度比SPICE模型高出两个数量级，非常适合用于系统级的仿真。
所有IBIS文件都包含同样的基本信息，可以认为有三个主要部分。
（1）文件头——描述文件本身的信息，如IBIS版本，文件名，发布日期等。
IBIS文件头需要下列关键字：
[IBIS Ver] —— 本文件的IBIS版本。
[File Name] —— IBIS的文件名。
[File Rev] —— IBIS文件或模型的修订级别。
[Comment Char] —— 用于改变注释符，默认的注释符为管状线（|）。
[Date] —— 文件创建日期。
[Source] —— 模型数据的来源。
[Note] —— 涉及到文件及元件的相关信息。
[Disclaimer] —— 任何法律权限的放弃。
[Copyright] —— 任何版权信息。
（2）元件和引脚描述——描述元件名、引脚、封装特性：IBIS文件的元件描述部分包含从数据手册中得到的元件引脚、封装电气特性等信息，在此部分中可定义管脚到缓冲器（模型）的映射。
（3）模型描述——描述元器件中每一个缓冲器的状态和行为：IBIS文件的模型描述部分定义了元器件每一个输入、输出以及双向缓冲器的特性。模型用关键字Pull up、pull down、GND clamp、Power clamp、和Ramp描述电流-电压曲线和开关特性。[Model]后的参数定义了模型的类型（输入、输出、I/O、开漏极等等）以及它的输入输出电容。
在模型描述中，IBIS需要下列关键字和参数：
[Model]——标志着模型描述的开始并声明一个唯一的模型名。模型名必须与引脚部分定义的名字相匹配。IBIS限制模型名长度不超过20个字符。
[C_comp]——定义管芯电容，管芯电容不包括封装电容。
[Voltage Range]——定义器件电源电压范围，包括典型、最小、最大值。
[Pull up]——定义上拉的I-V曲线。
[Pull down]——定义下拉的I-V曲线。
[GND Clamp]——定义与参考地相接的钳位二极管的I-V曲线。
[POWER Clamp]——定义与参考电源相接的钳位二极管的I-V曲线。
5结束语
本文详细介绍了Cadence仿真设计工具的PCB设计流程以及以及IBIS仿真模型。采用该仿真设计工具可以减小设计修改和制作的次数，提高实际的PCB设计质量，降低设计风险，从而使产品以最快的速度最小的成本进入市场，获得更多的利润。这对实际工作中的高速PCB的设计具有一定的指导意义。
参考文献
[1]IBIS Models for Digital Design and Signal Integrity.2010.
[2]李新.张琳.利用Cadence Allegro进行PCB级的信号完整性仿真.现代电子技术.2009.
[3]张磊.唐继勇.杨峰.高速电路中的信号完整性及仿真.中国测试技术.2008，34（1）：63-66.