【摘 要】
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在数字电路设计中,采用EDA逻辑综合工具(如Design compile)完成硬件设计流图向门级结构描述的转换.综合出来的Verilog网表将作为版图综合的输入数据.在此之前,需要对门级的Ve
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在数字电路设计中,采用EDA逻辑综合工具(如Design compile)完成硬件设计流图向门级结构描述的转换.综合出来的Verilog网表将作为版图综合的输入数据.在此之前,需要对门级的Verilog网表进行模拟验证.在门级电路的仿真方面,Hspce一直有着优势.该文编写了一个软件,旨在将门级的Verilog网表转化为相应的Hspice网表,以便于用Starsim来验证电路是否能实现预期的功能.
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