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摘要：相比于其它方法实现的AD转换器，并行AD转换器由于具有非常快的转换速度而被应用在像视频转换器和高速信号采样等对速度要求非常高的场合。这种高转换速度是使用大量的硬件电路，且占用较大的芯片面积实现的。本文提出一种并行AD转换器设计思路，通过将AD转换信号前端比较器输出的数字信号分组后，对每组信号采用局部优先编码，并对编码后输出的信号进行修正，然后通过超前加法器进行快速累加，从而得到最终结果。通过对比较器输出数字信号的分组处理，能在保障转换速度的前提下，减少使用硬件电路的数量。
关键词：局部优先编码;信号修正;超前进位累加
图1是传统的并行AD转换电路的内部结构，主要由三个部分组成，分别是比较电路、信号锁存电路和编码电路组成。其中，比较电路负责将输入的模拟信号与分级的参考电压信号共同输入比较器进行比较，输出相应的数字信号。为方便后续编码电路对信号进行转换时有一个稳定的输入信号，比较器输出信号经过锁存器后，在时钟沿信号的作用下锁存器输出该数字信号，并为编码电路提供稳定的输入信号。编码电路对锁存器输出的信号进行优先编码，输出最终的数字结果。
对于通用的并行AD转换电路，外接的模拟电压要输入到内部每一个比较器的一个输入端，随着AD转换位数的提高，内部比较器的数量会急剧增加，这会对输入的模拟电压造成大幅度的衰减，导致实际输入到比较器输入端的模拟电压下降，系统工作不正常。为降低这种衰减，要在内部电路增加多级缓冲电路，将外接模拟信号分成一定数量的同等级电压的模拟信号后，在分组输入到比较器的输入端。
n位分辨率的并行AD转换器，参考电压VREF被电阻分压后，产生相应的电压信号依次连接到比较器的另一个输入端，作为每个比较器的参考电压。输入的模拟信号与每个比较器各自分等级的参考电压进行比较，依据电压的大小，比较器输出对应的数字信号，供下一级电路进行处理。在图1中，输入的模拟信号接入比较器的同相输入端，经电阻分等级后的参考电压加在比较器的反相输入端，如果输入的模拟电压大于各比较器的参考电压，比较器输出高电平，反之输出低电平。
各比较器输出的数字信号加在锁存器的输入端，在系统控制时钟CP上升沿的作用下，将该数字信号送到锁存器的输出端，给优先编码器提供输入信号。引入锁存器后，能暂时保存当前各比较器的输出信号，给优先编码器的工作提供一个稳定的输入信号。优先编码器依据优先编码的原则，对输入信号进行转换，将电平信号转换成n位二进制数据输出，完成AD转换的功能。
传统并行AD转换电路对硬件的需求比较大，在通常的电路设计中，n位分辨率的AD转换需要2n-1个比较器，通常对所需比较器的数量是固定的，硬件需求量大主要体现在信号锁存和量化编码两部分电路中，2n-1个比较器输出2n-1个数字信号，则对应2n-1个锁存器，随着分辨率的提高，所需锁存器的数量急剧增加。优先编码电路随着输入数字信号位数的增加，编码电路内部结构变得非常复杂，进一步增加硬件电路的使用数量和面积的占用。因此，有必要对传统的并行AD转换器进行改进，在保障工作速度的前提下，降低硬件电路的使用量。
通过上述对传统并行AD转换器内部电路的分析，每个比较器的输出信号都输入给下一级的一个锁存器，n位分辨率的并行AD转换器，则需要2n-1个锁存器，这些锁存器在制造时会占用很大的电路面积，同时也会增加系统的功耗。如果能减少锁存器的使用，很大程度上能降低电路设计的复杂程度。
为减少锁存器的使用，在电路设计时，将锁存器锁存信号的位置放置到整个电路的最后端，用锁存器直接锁存最终的结果。对于n位分辨率的AD转换器，最终只需要n个锁存器，很大程度上减少了锁存器的使用。
AD转换器在工作时，其输入的模拟电压是由采样保持器输出的，当采样保持电路处于保持状态时，其输出模拟电压保持不变，此时加到每个比较器反相输入端的电压保持不变，比较器同相输入端的各参考电压大小不变，则比较器输出的数字信号保持不变，给优先编码器输入的数字信号保持不变，满足输入信号的稳定要求，因此，可不用在比较器的输出端增加锁存器，降低锁存器的使用数量，简化硬件电路设计。
优先编码电路随着输入数字信号位数的增加，编码电路内部所需的逻辑器件急剧增加，内部连线的复杂度也随之增加，由于硬件线路的增长和连接复杂度的增加会造成编码输出结果延迟很大，也是整个并行AD转换电路中耗时最长的电路。为降低优先编码电路的延迟，将比较器输出的结果进行分组，对各组信号分别进行优先编码，所有分组的优先编码输出的结果优化后通过超前进位加法器进行累加，便得到最终的AD转换结果。采用分组优先编码方式的优点在于降低优先编码器的复杂结构，将多个输入信号分成几个组别进行编码后再累加，降低硬件电路的复杂结构，减少信号运算消耗的时间。求和的过程采用的是超前进位加法器，其运算速度远高于传统的逐级进位加法器，进一步提高了系统的运行速度。改进后的AD转换器电路结构图如图2所示。
信号转换电路的功能是对优先编码器输出的信号进行转换，保证送入超前进位加法器的结果正确。对比较器信号进行分组时，应从最低位比较器输出的结果开始顺序向高位和其相邻的信号进行组合，每组组合信号的个数满足2的整数倍，这样方便和优先编码器的输入端进行连接。每组信号的个数和总分组个数依据优先编码器的输入端个数和优先编码器级联后的复杂程度共同决定，使系统满足最优化。
在信号分组时，每组信号的个数满足2的整数倍，如果每组中信号个数和现有的优先编码器输入位数不匹配，则可以通过级联多个优先编码器的方式实现，以匹配每组中的信号个数，实现合理配置。
按照分组原则，最高位分组的优先编码器的高位引脚会处于悬空状态，此时应给优先编码器的高位引脚输入一个固定无效信号，不能让最高位输入信号对本组内剩余引脚的有效输入信号进行屏蔽。对于n位并行AD转换电路，比较器电路也可设置为2n个输出，在对信号进行分组时，最高位分组的优先编码器的高位引脚会根据输入信号电压大小而自动改变，免去优先编码器高位输入引脚悬空的问题。
改进后的并行AD转换其内部比较器的反相输入端接输入的模拟电压，当电压超过该比较器的设定参考电压时，比较器输出0，代表有效信号，设置为低电平的目的是为匹配优先编码器的低有效编码功能。
实际的优先编码器在使用时，当输入全是1时，输出全为0，此时代表输入的模拟电压较小，没有超过该分组所有比较器的各自参考电压，比较器输出电压值为1，优先编码器输出全是0，满足要求。优先编码器输入全是0的时候，输出全是1，此时代表输入的模拟电压超过该分组所有比较器的各自参考电压，优先编码器对该分组内最高位比较器输出的0进行编码，但优先编码器输出的结果比实际结果小1，要对结果进行加1处理。但是，当优先编码器只有最低位为0时，其输出结果也全为0，剩下每个的情况，优先编码器的输出结果要加1处理。图3为对32线-5线优先编码器输出的编码信号进行修正的电路。
本文对传统的并行AD转换电路进行优化，优化的目的在于满足转换速度的同时，降低硬件电路的复杂程度，给并行AD转换器的设计提供了一种切实可行的设计思路。
参考文献：
[1]李永敏.检测仪器电子电路[M].西北工业大学出版社，1994.
[2]徐德炳，高光天.高速模数转换器应用计数[J].电子技术应用，1997（8）.
关键词：局部优先编码;信号修正;超前进位累加
- 传统并行AD转换电路及缺点
图1是传统的并行AD转换电路的内部结构，主要由三个部分组成，分别是比较电路、信号锁存电路和编码电路组成。其中，比较电路负责将输入的模拟信号与分级的参考电压信号共同输入比较器进行比较，输出相应的数字信号。为方便后续编码电路对信号进行转换时有一个稳定的输入信号，比较器输出信号经过锁存器后，在时钟沿信号的作用下锁存器输出该数字信号，并为编码电路提供稳定的输入信号。编码电路对锁存器输出的信号进行优先编码，输出最终的数字结果。
对于通用的并行AD转换电路，外接的模拟电压要输入到内部每一个比较器的一个输入端，随着AD转换位数的提高，内部比较器的数量会急剧增加，这会对输入的模拟电压造成大幅度的衰减，导致实际输入到比较器输入端的模拟电压下降，系统工作不正常。为降低这种衰减，要在内部电路增加多级缓冲电路，将外接模拟信号分成一定数量的同等级电压的模拟信号后，在分组输入到比较器的输入端。
n位分辨率的并行AD转换器，参考电压VREF被电阻分压后，产生相应的电压信号依次连接到比较器的另一个输入端，作为每个比较器的参考电压。输入的模拟信号与每个比较器各自分等级的参考电压进行比较，依据电压的大小，比较器输出对应的数字信号，供下一级电路进行处理。在图1中，输入的模拟信号接入比较器的同相输入端，经电阻分等级后的参考电压加在比较器的反相输入端，如果输入的模拟电压大于各比较器的参考电压，比较器输出高电平，反之输出低电平。
各比较器输出的数字信号加在锁存器的输入端，在系统控制时钟CP上升沿的作用下，将该数字信号送到锁存器的输出端，给优先编码器提供输入信号。引入锁存器后，能暂时保存当前各比较器的输出信号，给优先编码器的工作提供一个稳定的输入信号。优先编码器依据优先编码的原则，对输入信号进行转换，将电平信号转换成n位二进制数据输出，完成AD转换的功能。
传统并行AD转换电路对硬件的需求比较大，在通常的电路设计中，n位分辨率的AD转换需要2n-1个比较器，通常对所需比较器的数量是固定的，硬件需求量大主要体现在信号锁存和量化编码两部分电路中，2n-1个比较器输出2n-1个数字信号，则对应2n-1个锁存器，随着分辨率的提高，所需锁存器的数量急剧增加。优先编码电路随着输入数字信号位数的增加，编码电路内部结构变得非常复杂，进一步增加硬件电路的使用数量和面积的占用。因此，有必要对传统的并行AD转换器进行改进，在保障工作速度的前提下，降低硬件电路的使用量。
- 改进的并行AD转换电路
通过上述对传统并行AD转换器内部电路的分析，每个比较器的输出信号都输入给下一级的一个锁存器，n位分辨率的并行AD转换器，则需要2n-1个锁存器，这些锁存器在制造时会占用很大的电路面积，同时也会增加系统的功耗。如果能减少锁存器的使用，很大程度上能降低电路设计的复杂程度。
为减少锁存器的使用，在电路设计时，将锁存器锁存信号的位置放置到整个电路的最后端，用锁存器直接锁存最终的结果。对于n位分辨率的AD转换器，最终只需要n个锁存器，很大程度上减少了锁存器的使用。
AD转换器在工作时，其输入的模拟电压是由采样保持器输出的，当采样保持电路处于保持状态时，其输出模拟电压保持不变，此时加到每个比较器反相输入端的电压保持不变，比较器同相输入端的各参考电压大小不变，则比较器输出的数字信号保持不变，给优先编码器输入的数字信号保持不变，满足输入信号的稳定要求，因此，可不用在比较器的输出端增加锁存器，降低锁存器的使用数量，简化硬件电路设计。
优先编码电路随着输入数字信号位数的增加，编码电路内部所需的逻辑器件急剧增加，内部连线的复杂度也随之增加，由于硬件线路的增长和连接复杂度的增加会造成编码输出结果延迟很大，也是整个并行AD转换电路中耗时最长的电路。为降低优先编码电路的延迟，将比较器输出的结果进行分组，对各组信号分别进行优先编码，所有分组的优先编码输出的结果优化后通过超前进位加法器进行累加，便得到最终的AD转换结果。采用分组优先编码方式的优点在于降低优先编码器的复杂结构，将多个输入信号分成几个组别进行编码后再累加，降低硬件电路的复杂结构，减少信号运算消耗的时间。求和的过程采用的是超前进位加法器，其运算速度远高于传统的逐级进位加法器，进一步提高了系统的运行速度。改进后的AD转换器电路结构图如图2所示。
- 信号转换电路
信号转换电路的功能是对优先编码器输出的信号进行转换，保证送入超前进位加法器的结果正确。对比较器信号进行分组时，应从最低位比较器输出的结果开始顺序向高位和其相邻的信号进行组合，每组组合信号的个数满足2的整数倍，这样方便和优先编码器的输入端进行连接。每组信号的个数和总分组个数依据优先编码器的输入端个数和优先编码器级联后的复杂程度共同决定，使系统满足最优化。
在信号分组时，每组信号的个数满足2的整数倍，如果每组中信号个数和现有的优先编码器输入位数不匹配，则可以通过级联多个优先编码器的方式实现，以匹配每组中的信号个数，实现合理配置。
按照分组原则，最高位分组的优先编码器的高位引脚会处于悬空状态，此时应给优先编码器的高位引脚输入一个固定无效信号，不能让最高位输入信号对本组内剩余引脚的有效输入信号进行屏蔽。对于n位并行AD转换电路，比较器电路也可设置为2n个输出，在对信号进行分组时，最高位分组的优先编码器的高位引脚会根据输入信号电压大小而自动改变，免去优先编码器高位输入引脚悬空的问题。
改进后的并行AD转换其内部比较器的反相输入端接输入的模拟电压，当电压超过该比较器的设定参考电压时，比较器输出0，代表有效信号，设置为低电平的目的是为匹配优先编码器的低有效编码功能。
实际的优先编码器在使用时，当输入全是1时，输出全为0，此时代表输入的模拟电压较小，没有超过该分组所有比较器的各自参考电压，比较器输出电压值为1，优先编码器输出全是0，满足要求。优先编码器输入全是0的时候，输出全是1，此时代表输入的模拟电压超过该分组所有比较器的各自参考电压，优先编码器对该分组内最高位比较器输出的0进行编码，但优先编码器输出的结果比实际结果小1，要对结果进行加1处理。但是，当优先编码器只有最低位为0时，其输出结果也全为0，剩下每个的情况，优先编码器的输出结果要加1处理。图3为对32线-5线优先编码器输出的编码信号进行修正的电路。
- 結语
本文对传统的并行AD转换电路进行优化，优化的目的在于满足转换速度的同时，降低硬件电路的复杂程度，给并行AD转换器的设计提供了一种切实可行的设计思路。
参考文献：
[1]李永敏.检测仪器电子电路[M].西北工业大学出版社，1994.
[2]徐德炳，高光天.高速模数转换器应用计数[J].电子技术应用，1997（8）.