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[摘 要]在高速电路PCB设计中，信号完整性问题已成为每一位设计者必须重视和考虑的问题。而串扰作为信号完整性问题中的重要内容，更加不可忽视。文章分析了串扰产生的机理，讨论了各种影响串扰的因素，结合多年的工作实践经验，对如何控制串扰问题做了深入的研究。为高速电路PCB设计者提供一些参考。
[关键词]高速；PCB；串扰；影响因素；控制
中图分类号：TP854.4 文献标识码：A 文章编号：1009-914X（2015）14-0364-01
1 串扰问题产生的机理
在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。由于产生的原因不同将串扰可分为容性耦合串扰和感性耦合串扰两类。
容性耦合串扰，是当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场[1]，而受害线处于这个电场里面，所以变化的电场会在受害线上产生感应电流。由此产生容性耦合串扰。如图1所示。
感性耦合串扰，是当信号在干扰线上传播时，由于信号电流的变化，在信号跃变的附近区域，通过分布电感的作用将产生时变的磁场，变化的磁场在受害线上将感应出噪声电压，进而形成感性的耦合电流，由此产生的串扰为感性耦合串扰。如图2所示。
2 影响串扰的因素
2.1 耦合长度对串扰的影响
对于远端串扰峰值与耦合长度成正比，耦合长度越长，串扰越大；而对于近端串扰，当耦合长度小于饱和长度时，串扰将随着耦合长度的增加而增加[2]，但是当耦合长度大于饱和长度时，近端串扰值将为一个稳定值。
2.2 线间距对串扰的影响
无论是近端还是远端串扰，都会随着线间距的增大而减小。而当线间距大于等于线宽的3倍时，串扰就会很小。
2.3 信号上升时间对串扰的影响
信号上升时间的快慢，对信号串扰的影响很大。当上升时间缩短时，远端串扰噪声越来越大。对于近端串扰来说，如果与传输线的时延相比，上升时间较短，则近端串扰与上升时间无关；而如果与传输线时延相比，上升时间较长，则近端串扰噪声与上升时间有关（随着上升时间的减小，近端串扰变大）。
2.4 介质层厚度对串扰的影响
串扰与介质层的厚度成正比列关系。介质层厚度越薄，引起的串扰就越小。
3 串扰对高速PCB电路的影响
在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件（如TTL）与信号电压较低的元件（如ECL）接近时，都需要非常高的抗串扰能力。在PCB设计中，串扰对高速PCB的信号完整性主要有以下两种典型的影响。
3.1 串扰引起的误触发
信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。
3.2 串扰引起的触发延时
在数字电路设计中，时序是重点考虑的问题。由于串扰的存在，而导致时序的延时。
4 串扰问题的控制
在高速PCB设计中，串扰问题要重点关注，要消除串扰是不可能的，但可以在技术上将其抑制在可以接受的范围内。高速PCB设计的整个过程包括电路设计、芯片选择、原理图设计、PCB布局布线等步骤，设计时需要在不同的步骤里发现串扰并采取办法来抑制它，从而达到减小干扰的目的。
控制串扰问题可以从以下几个方面考虑：
4.1 通过控制信号来抑制串扰
传输信号沿的变换速率对抑制串扰也有影响。其变换速率越快，对串扰的影响就越大。因此在器件选型的时候，在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。
通过PCB电路设计，使得信号传输线的阻抗相匹配。要尽量使传输线近端或远端的终端阻抗与传输线阻抗相匹配，这样可以对串扰的幅度进行抑制，进而达到抑制串扰的目的[3]。
4.2 采用屏蔽措施
为高速信号提供包地是解决串扰问题的一个有效途径。但是，包地又增加了布线量，从而导致有限的布线区域更加拥挤。
地线屏蔽要求接地点间距要满足一定的要求，一般小于信号变化沿长度的2倍。同时地线也会增大信号的分布电容，使传输线阻抗增大，信号沿变缓。
4.3 从产品设计上抑制串扰
对于敏感的内部电路要防止外界干扰信号的注入，同时也要防止内部的噪声电路与其他信号线之间的串扰，特别是对I/O信号线之间的串扰。
4.4 通过PCB布线层和布线间距抑制串扰
通过对布线层和布线间距的合理设置，有效的缩短并行信号线的长度，增大信号传输线的间距，都可以有效的抑制串扰。
增大印制线之间的距离可以减小容性耦合，而在印制线之间插入一根地线，对减小容性串扰更有效。抑制感性耦合相对比较难，要尽量降低回路数量，禁止信号回路共用同一段导线。同时由于容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载以达到减小耦合干扰的影响[4]。
在条件允许的情况下，尽量增大走线间的距离，减小平行走线的长度，必要时可以采用固定最大平行长度推挤的布线方式，即jog走线。这种布线方式可以有效抑制串扰。如图3所示。
与地线相邻的信号层应布低电平模拟信号线和高速数字信号线，而与地线较远的信号层应布低速信号线和高电平模拟信号线。
减少平行布线，特别是输人端与输出端的布线，要严格禁止平行。这样就可以避免反馈耦合，从而有效抑制了串扰的发生。
在PCB设计中，印制导线拐弯处一般取135度钝角。
时钟线要与地线层相邻，线宽尽量加大，每根时钟线的线宽应一致。
如果两个信号层是邻近的，布线时按正交方向进行布线，以减少层与层之间的耦合，通过端接，使传输线的远端和近端阻抗与传输线匹配，进而减小串扰。
在PCB设计中，一般采用统一的地，通过数字电路和模拟电路分区布局布线。数字地与模拟地要分开，布线不能跨越分区间隙，否则串扰将会急剧增强。
5 结语
串扰是信号完整性中的重要内容，影响系统的时序、降低噪声容限，导致系统无法正常的工作。耦合长度、线距、信号的上升时间以及介质层对两线之间的串扰都有直接影响， 减少串扰最有效的方法就是减少不良的信号耦合，在PCB设计中，要尽量减少串扰的发生，从而使串扰影响达到最小程度。本文提出了一些减小串扰的方法，对于在高速高密度的电路设计中解决串扰问题有一定的指导意义。
参考文献
[1]周景润.Cadence PCB 设计与制版[M].北京：电子工业出版社，2005.
[2]HowardJohnson.高速数字设计[M].北京：电子工业出版社，2004.
[3]范博.印制电路板设计[M].北京：机械工业出版社，2006.
[4]田广锟.高速电路PCB设计与EMC技术分析[M].北京：电子工业出版社，2011.
[关键词]高速；PCB；串扰；影响因素；控制
中图分类号：TP854.4 文献标识码：A 文章编号：1009-914X（2015）14-0364-01
1 串扰问题产生的机理
在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。由于产生的原因不同将串扰可分为容性耦合串扰和感性耦合串扰两类。
容性耦合串扰，是当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场[1]，而受害线处于这个电场里面，所以变化的电场会在受害线上产生感应电流。由此产生容性耦合串扰。如图1所示。
感性耦合串扰，是当信号在干扰线上传播时，由于信号电流的变化，在信号跃变的附近区域，通过分布电感的作用将产生时变的磁场，变化的磁场在受害线上将感应出噪声电压，进而形成感性的耦合电流，由此产生的串扰为感性耦合串扰。如图2所示。
2 影响串扰的因素
2.1 耦合长度对串扰的影响
对于远端串扰峰值与耦合长度成正比，耦合长度越长，串扰越大；而对于近端串扰，当耦合长度小于饱和长度时，串扰将随着耦合长度的增加而增加[2]，但是当耦合长度大于饱和长度时，近端串扰值将为一个稳定值。
2.2 线间距对串扰的影响
无论是近端还是远端串扰，都会随着线间距的增大而减小。而当线间距大于等于线宽的3倍时，串扰就会很小。
2.3 信号上升时间对串扰的影响
信号上升时间的快慢，对信号串扰的影响很大。当上升时间缩短时，远端串扰噪声越来越大。对于近端串扰来说，如果与传输线的时延相比，上升时间较短，则近端串扰与上升时间无关；而如果与传输线时延相比，上升时间较长，则近端串扰噪声与上升时间有关（随着上升时间的减小，近端串扰变大）。
2.4 介质层厚度对串扰的影响
串扰与介质层的厚度成正比列关系。介质层厚度越薄，引起的串扰就越小。
3 串扰对高速PCB电路的影响
在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件（如TTL）与信号电压较低的元件（如ECL）接近时，都需要非常高的抗串扰能力。在PCB设计中，串扰对高速PCB的信号完整性主要有以下两种典型的影响。
3.1 串扰引起的误触发
信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。
3.2 串扰引起的触发延时
在数字电路设计中，时序是重点考虑的问题。由于串扰的存在，而导致时序的延时。
4 串扰问题的控制
在高速PCB设计中，串扰问题要重点关注，要消除串扰是不可能的，但可以在技术上将其抑制在可以接受的范围内。高速PCB设计的整个过程包括电路设计、芯片选择、原理图设计、PCB布局布线等步骤，设计时需要在不同的步骤里发现串扰并采取办法来抑制它，从而达到减小干扰的目的。
控制串扰问题可以从以下几个方面考虑：
4.1 通过控制信号来抑制串扰
传输信号沿的变换速率对抑制串扰也有影响。其变换速率越快，对串扰的影响就越大。因此在器件选型的时候，在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。
通过PCB电路设计，使得信号传输线的阻抗相匹配。要尽量使传输线近端或远端的终端阻抗与传输线阻抗相匹配，这样可以对串扰的幅度进行抑制，进而达到抑制串扰的目的[3]。
4.2 采用屏蔽措施
为高速信号提供包地是解决串扰问题的一个有效途径。但是，包地又增加了布线量，从而导致有限的布线区域更加拥挤。
地线屏蔽要求接地点间距要满足一定的要求，一般小于信号变化沿长度的2倍。同时地线也会增大信号的分布电容，使传输线阻抗增大，信号沿变缓。
4.3 从产品设计上抑制串扰
对于敏感的内部电路要防止外界干扰信号的注入，同时也要防止内部的噪声电路与其他信号线之间的串扰，特别是对I/O信号线之间的串扰。
4.4 通过PCB布线层和布线间距抑制串扰
通过对布线层和布线间距的合理设置，有效的缩短并行信号线的长度，增大信号传输线的间距，都可以有效的抑制串扰。
增大印制线之间的距离可以减小容性耦合，而在印制线之间插入一根地线，对减小容性串扰更有效。抑制感性耦合相对比较难，要尽量降低回路数量，禁止信号回路共用同一段导线。同时由于容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载以达到减小耦合干扰的影响[4]。
在条件允许的情况下，尽量增大走线间的距离，减小平行走线的长度，必要时可以采用固定最大平行长度推挤的布线方式，即jog走线。这种布线方式可以有效抑制串扰。如图3所示。
与地线相邻的信号层应布低电平模拟信号线和高速数字信号线，而与地线较远的信号层应布低速信号线和高电平模拟信号线。
减少平行布线，特别是输人端与输出端的布线，要严格禁止平行。这样就可以避免反馈耦合，从而有效抑制了串扰的发生。
在PCB设计中，印制导线拐弯处一般取135度钝角。
时钟线要与地线层相邻，线宽尽量加大，每根时钟线的线宽应一致。
如果两个信号层是邻近的，布线时按正交方向进行布线，以减少层与层之间的耦合，通过端接，使传输线的远端和近端阻抗与传输线匹配，进而减小串扰。
在PCB设计中，一般采用统一的地，通过数字电路和模拟电路分区布局布线。数字地与模拟地要分开，布线不能跨越分区间隙，否则串扰将会急剧增强。
5 结语
串扰是信号完整性中的重要内容，影响系统的时序、降低噪声容限，导致系统无法正常的工作。耦合长度、线距、信号的上升时间以及介质层对两线之间的串扰都有直接影响， 减少串扰最有效的方法就是减少不良的信号耦合，在PCB设计中，要尽量减少串扰的发生，从而使串扰影响达到最小程度。本文提出了一些减小串扰的方法，对于在高速高密度的电路设计中解决串扰问题有一定的指导意义。
参考文献
[1]周景润.Cadence PCB 设计与制版[M].北京：电子工业出版社，2005.
[2]HowardJohnson.高速数字设计[M].北京：电子工业出版社，2004.
[3]范博.印制电路板设计[M].北京：机械工业出版社，2006.
[4]田广锟.高速电路PCB设计与EMC技术分析[M].北京：电子工业出版社，2011.