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针对目前雷达视频分辨力较高、目标信息多包含在高频细节部分的特点，设计并实现了一种基于FPGA的高分辨力雷达视频压缩方案。该方案分别对DCT、量化、编码等核心处理模块分别进行优化设计，以适应雷达视频压缩的需求。在1片StratixIVGXEP4sGx230KF40c4芯片上进行验证，结果表明，该设计方案资源占用率低，压缩后图像质量较好，对于1600×1200分辨力的视频处理速度可达50f／s（帧／秒）以上，满足高分辨力雷达视频实时压缩的要求。