一种高速时钟电路的设计

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【摘要】

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本文基于DDS和PLL结合的频率合成方案,利用DDS芯片AD9852和集成锁相环SY89421,论述了一种输出频率为0.1Hz～200MHz的高速时钟电路的设计,就时钟电路硬件设计实现原理和软件编程

【作者】

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【机构】

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成都电子科技大学自动化工程学院

【出处】

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电子设计应用

【发表日期】

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2003年11期

【关键词】

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本文基于DDS和PLL结合的频率合成方案,利用DDS芯片AD9852和集成锁相环SY89421,论述了一种输出频率为0.1Hz～200MHz的高速时钟电路的设计,就时钟电路硬件设计实现原理和软件编程进行了详细论述.

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