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在高速时钟和数据恢复电路（CDR）中一般采用高数率比线性鉴相器（LPD）来降低鉴相器（PD）和压控振荡器（VCO）的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面，对三种不同速率比LPD电路进行了分析比较；针对2.5Gbit/s CDR电路的具体应用，分别设计了半数率比和1/4数率比LPD，均通过了功能仿真；最后比较仿真结果，在2.5Gbit/s应用下，半数率比结构是合理的选择。电路设计采用TSMC0.18μm CMOS混合信号工艺，LPD电路均采用低电压高速电流模逻辑（CML）实现。