VHDL语言逻辑综合的研究

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VHDL语言的逻辑综合就是将较高抽象层次的描述自动转换到较低抽象层次描述的一种方法.本文对VHDL语言综合进程作了详细的讨论,认为综合过程就是将RTL级描述、对设计的电路约束和属性及工艺库这些输入产生一个优化的门级网表.
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