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VHDL语言逻辑综合的研究
VHDL语言逻辑综合的研究
来源 :电测与仪表 | 被引量 : 0次 | 上传用户:dd100
【摘 要】
:
VHDL语言的逻辑综合就是将较高抽象层次的描述自动转换到较低抽象层次描述的一种方法.本文对VHDL语言综合进程作了详细的讨论,认为综合过程就是将RTL级描述、对设计的电路约
【作 者】
:
刘新云
熊国海
【机 构】
:
华中科技大学材料科学与工程学院,三峡大学电气学院
【出 处】
:
电测与仪表
【发表日期】
:
2002年8期
【关键词】
:
VHDL
逻辑综合
描述
VHDL
log ic synthesis
description
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VHDL语言的逻辑综合就是将较高抽象层次的描述自动转换到较低抽象层次描述的一种方法.本文对VHDL语言综合进程作了详细的讨论,认为综合过程就是将RTL级描述、对设计的电路约束和属性及工艺库这些输入产生一个优化的门级网表.
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