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三维集成电路具有比传统的平面集成电路更高的性能．在三维集成电路上进行有效的测试架构设计和优化技术可以减少集成电路的测试代价．提出了一种三维片上网络测试的时间优化解决方案．首先根据封装前的lP核测试时间，为各层芯片选择合适的IP核，使得每层芯片上的IP核总的测试时间最接近；再利用整数线性规划和随机舍入的方法，在总的数据位宽限制下，再次为每层芯片分配合适的TAM数据线宽度，进一步减小各层芯片上IP核的测试时间．在ITC’02标准下得到的实验结果可以看出，3D NoC的测试时间与2D NoC的测试时间相比有了大幅度的降低．