【摘 要】
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卷积神经网络优异的性能使其广泛应用到图像分类、目标检测等领域，然而模型结构越来越复杂，导致难以应用到资源紧张、功耗敏感的嵌入式领域。设计一种卷积神经网络加速器，旨在为基于FPGA的卷积神经网络工程化实现提供一种设计方案，研究提出一种低功耗、可扩展、高性能的卷积神经网络并行化框架，从而实现面向嵌入式场景的卷积神经网络部署。通过对卷积神经网络计算特性的分析，设计了可扩展的卷积硬件计算单元以及资源受限情
【基金项目】
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南方电网重点科技项目（GZHKJXM20200003）；
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卷积神经网络优异的性能使其广泛应用到图像分类、目标检测等领域，然而模型结构越来越复杂，导致难以应用到资源紧张、功耗敏感的嵌入式领域。设计一种卷积神经网络加速器，旨在为基于FPGA的卷积神经网络工程化实现提供一种设计方案，研究提出一种低功耗、可扩展、高性能的卷积神经网络并行化框架，从而实现面向嵌入式场景的卷积神经网络部署。通过对卷积神经网络计算特性的分析，设计了可扩展的卷积硬件计算单元以及资源受限情况下的卷积复用结构，并给出了并行化因子与数组分割策略的对应关系。以Xilinx xc7z020clg400-1平台为基础，对YOLOv3-tiny第一层卷积层进行并行化，实验结果表明，相较于667MHz的ARM A9，并行化后的卷积运算加速比可达216.9倍，功率仅增加0.57W。
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