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随着用户设计规模的增大,FPGA验证成为IC设计者普遍采用的方式。多FPGA系统受限于有限的片间互连线数量,设计划分变得困难。文章分析了多FPGA验证的设计流程,具体描述了IC设计划分的步骤,用Verilog语言实现了IO复用模块,提升了多FPGA验证平台的性能。该方案的设计与实现可作为多FPGA系统模块划分时IO解决方案的参考。