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针对高速（Gbit/s）串行数据通信应用，提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器，实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比，在功耗和面积可比拟的前提下，该结构系统的复杂度低、响应速度快。电路采用1.8V，0.18 μm CMOS工艺流片验证，测试结果显示在2Gbit/s伪随机数序列输入情况下，电路能正确恢复出时钟和数据。芯片面积约0.5mm^2，时钟数据恢复部分功耗为53.6mw，输出驱动电路功耗约64.5mw，恢复出的时钟抖动峰峰值为