【摘 要】
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采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设
【机 构】
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中国科学技术大学集成电路与系统实验室,中国科学技术大学集成电路与系统实验室 合肥230026,合肥230026
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采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。
An improved base-4 BOOTH coding scheme is adopted to design a high-speed 32 × 32-b fixed / floating point parallel multiplier. Multiplier circuit using CPL logic to achieve. By optimizing the design of the (4: 2) compressor and the 64-bit adder in the critical latency path, one multiply operation can be done in 20 ns. The design of the multiplier is implemented in a 0.45um double-metal CMOS process, operating at 3.3V, for adaptive digital filtering.
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