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为提高8B/10B编解码电路的速度和实现低资源消耗,根据8B/10B编解码真值表的内在相关性和编码特点,采用降低查找表个数的方法,给出一种基于查找表的8B/10B编解码电路设计方案。实验仿真和数据分析显示,新方案较现有方案速度更高,资源消耗更低。
一种基于FPGA的8B/10B编解码电路的设计与实现
【摘 要】
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为提高8B/10B编解码电路的速度和实现低资源消耗,根据8B/10B编解码真值表的内在相关性和编码特点,采用降低查找表个数的方法,给出一种基于查找表的8B/10B编解码电路设计方案
【机 构】
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西安邮电学院电子工程学院
【出 处】
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西安邮电学院学报
【发表日期】
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2010年05期
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