【摘 要】
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在1972年度国际固体电路会议,日本日立中心研究实验室发表的 ECL 电路如图所示。这个电路已获得0.4毫微秒的延时,典型的原始电路门延时低至0.3毫微秒。功耗延时乘积为16微微
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在1972年度国际固体电路会议,日本日立中心研究实验室发表的 ECL 电路如图所示。这个电路已获得0.4毫微秒的延时,典型的原始电路门延时低至0.3毫微秒。功耗延时乘积为16微微焦耳。该研究室通过使用自对准腐蚀工艺,显著减小晶体管基区面积,结果获得高迅。
At the 1972 International Solid State Circuits Conference, the ECL circuit published by Japan's Hitachi Research Laboratory is shown in the figure. This circuit has achieved 0.4 nanosecond delay, the typical original circuit door delay as low as 0.3 nanoseconds. The power delay product is 16 pico-Joules. By using a self-aligned etch process, the lab significantly reduces the base area of the transistor and results in a high XEN.
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