【摘 要】
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一种基于SoPC的神经网络速度控制器的设计方案。速度控制器采用神经网络参数辨识自适应控制,以现场可编程门阵列(FPGA)为硬件平台,用NiosⅡ软核处理器作为上位机,实现一个完整的速
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一种基于SoPC的神经网络速度控制器的设计方案。速度控制器采用神经网络参数辨识自适应控制,以现场可编程门阵列(FPGA)为硬件平台,用NiosⅡ软核处理器作为上位机,实现一个完整的速度控制器的片上可编程系统(SoPC)。实验结果表明,该控制系统能够满足现代速度控制系统高速度、高精度的要求。
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