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用硬件描述语言Verilog HDL实现了CPU基本流水线,在寄存器级显示了CPU流水线的内部结构,指令的动态流水执行情况可以通过前仿真形成波形图进行观察.
用Verilog HDL实现CPU基本流水线
【摘 要】
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用硬件描述语言Verilog HDL实现了CPU基本流水线,在寄存器级显示了CPU流水线的内部结构,指令的动态流水执行情况可以通过前仿真形成波形图进行观察.
【机 构】
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内蒙古大学计算机学院
【出 处】
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内蒙古大学学报(自然科学版)
【发表日期】
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2004年3期
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