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针对时间数字转换器（Time-to-Digital Converter，TDC）的分辨率较低，全数字锁相环（All Digital Phase-Locked Loop，ADPLL）锁定参考信号的时间较长等问题，提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度，采用对称式层次型结构实现对负时间间隔的量化，设计的相调电路将量化的脉冲信号还原为时间长度信号，通过状态机对反馈信号的相位提前或延迟，实现对参考信号的快速锁定，在环路锁定后使用