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HDLC协议RS-485总线控制器的FPGA实现

来源 :河北工业大学学报 | 被引量 : 0次 | 上传用户：wuweidexin

【摘 要】

：

介绍了以HDLC协议控制为基础的RS-485总线通信控制器,采用VHDL语言在RTL级设计,并在单片FPGA上实现.该控制器具有两个独立的全双工通道,通过存储器管理单元共用片内4KB双口RAM,与CPU进行数据交换.内建中断管理模块,可以工作在查询模式或中断模式.CPU可通过内部ISA总线接口,对片内RAM地址、本站站址、收发数据长度、数据的波特率等编程控制.工作时钟为40MHz时,各通道波特率最

【作 者】

：

高振斌 陈禾 韩月秋 

【机 构】

：

北京理工大学,北京理工大学

【出 处】

：

河北工业大学学报

【发表日期】

：

2004年05期

【关键词】

：

HDLC规程 RS-485总线 现场可编程逻辑器件(FPGA) VHDL语言 HDLC Protocol  RS-485 Bus  FPGA  VHDL 

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介绍了以HDLC协议控制为基础的RS-485总线通信控制器,采用VHDL语言在RTL级设计,并在单片FPGA上实现.该控制器具有两个独立的全双工通道,通过存储器管理单元共用片内4KB双口RAM,与CPU进行数据交换.内建中断管理模块,可以工作在查询模式或中断模式.CPU可通过内部ISA总线接口,对片内RAM地址、本站站址、收发数据长度、数据的波特率等编程控制.工作时钟为40MHz时,各通道波特率最高可达10MHz.实际应用表明,此控制器设计合理,工作可靠.

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