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在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。
40纳米500MHz DSP核心的时钟设计与分析
【摘 要】
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在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。
【机 构】
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德州仪器ASIC中国设计中心
【出 处】
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中国电子商情：基础电子
【发表日期】
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2010年9期
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