高效缩1码模2n＋1加法器设计与优化

来源 :测控技术 | 被引量 : 0次 | 上传用户：ygyyy2012

【摘要】

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针对目前存在的缩1码模2n＋1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2n＋1加法器.在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算

【作者】

：

吕晓兰

【机构】

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广东石油化工学院计算机与电子信息学院

【出处】

：

测控技术

【发表日期】

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2014年2期

【关键词】

：

余数系统模加法器缩1码 VLSI residue number system（RNS） modulo adder diminished-one VL

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针对目前存在的缩1码模2n＋1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2n＋1加法器.在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算量明显减少.分析和实验结果表明,对于比较大的n值,进位选择缩1码模2n＋1加法器在保持较高运算速度的前提下,有效地提高了集成度.

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