Verilog-HDL讲座 第八讲 用Verilog-HDL做CPLD设计——时序逻辑电路的实现

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在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的 In the seventh talk, we have introduced the implementation of combinational logic. The characteristic of the combinational logic circuit is that at any moment, the stable output generated by the circuit is only related to the input of the current moment. Sequential logic circuit is different from it, which is characterized by: Stable output generated by the circuit at any time not only with the current moment of input, but also with the circuit past input. This talk will introduce the timing logic circuit
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