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提出一种适于实现数据通路的ＦＰＧＡ逻辑模块，每个模块包括４个基于全加器的逻辑单元，逻辑单元分为组合和时序两部分：组合部分以１位全加器为基础，有两个输出端，这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数；时序部分基于可配置的Ｄ角发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示，在实现数据通路中的常用电路时，新逻辑单元比基于ＬＵＴ的ＦＰＧＡ单元平均大约节省７５％的ＭＯＳ