【摘 要】
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研究了栅氧厚度为1.4nmMOS器件在恒压直接隧穿应力下器件参数退化和应力感应漏电流退化.实验结果表明,在不同直接隧穿应力过程中,应力感应漏电流(SILC)的退化和Vth的退化均存
【机 构】
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西安电子科技大学微电子学院宽禁带半导体材料与器件教育部重点实验室,
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研究了栅氧厚度为1.4nmMOS器件在恒压直接隧穿应力下器件参数退化和应力感应漏电流退化.实验结果表明,在不同直接隧穿应力过程中,应力感应漏电流(SILC)的退化和Vth的退化均存在线性关系.为了解释直接隧穿应力下SILC的起因,建立了一个界面陷阱和氧化层陷阱正电荷共同辅助遂穿模型.
The device parameters degeneration and stress induced leakage current degeneration under constant voltage and direct tunneling stress were investigated in a 1.4nm gate oxide device.The experimental results show that the degradation of stress induced leakage current (SILC) Vth degenerate linearly.In order to explain the cause of SILC under direct tunneling stress, a co-assisted tunneling model of interface traps and positive charge of oxide traps was established.
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