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提出了一种基于全数字锁相环提取数字基带传输位同步时钟的设计方案，该方案采用环路鉴相器产生误差信号控制本地位同步电路的添加／扣除门在时钟输出的脉冲序列中附加或扣除1个或几个脉冲实现同步。给出了该方案的整体电路，并经VHDL程序设计．在MaxplusU环境下做了时序仿真，从仿真结果分析了设计方法可实现数字基带传输位同步时钟的提取。