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给出了一种（2，1，6）卷积码Viterbi译码器的FPGA设计方案，重点对加比选单元进行了优化，采用预计算和查表技术来实现加比选单元，以替代传统的加比选结构，具有节省资源，速度快，性能稳定等特点。
卷积码Viterbi译码的优化与实现
【摘 要】
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给出了一种（2，1，6）卷积码Viterbi译码器的FPGA设计方案，重点对加比选单元进行了优化，采用预计算和查表技术来实现加比选单元，以替代传统的加比选结构，具有节省资源，速度快，性能稳定等特
【机 构】
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西安电子工程研究所
【出 处】
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火控雷达技术
【发表日期】
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2010年3期
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