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【摘 要】频率合成器在通信等多领域应用越来越广泛，本文介绍了数字集成鉴相器pe3236的技术特点，设计了一种基于pe3236的频率合成器，测试结果满足设计要求。
【关键词】频率合成器；PLL
1.引言
频率合成器已经在通信、电子对抗、雷达、测量、仪器仪表等多领域得到广泛的使用。
锁相环频率合成器PLL主要由鉴相器、环路滤波器、压控振荡器三部分构成[1]。锁相环是一个相位误差控制系统，它比较输入信号和压控振荡器经分频器后输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号倍频的关系。PLL具有底相噪、杂散抑制高、体积小、重量轻、成本低、易集成、易生产等特点，因此具有广阔应用前景。
2.PE3236的特点
PLL器件使用Peregrine公司的PE3236，PE3236由10/11双模前置分频器、÷R参考分频器、÷N程序分频器、鉴相器以及逻辑控制电路组成，PE3236内部原理框图如图1所示[2]。
PE3236采用吞脉冲技术，在可编程分频器的前端加上一个10/11的双模前置分频器，总分频比N=10（M+1）+A，A≤M+1，1≤M≤511。
对并行和串行接口模式，当VCO频率小于300 MHz时，N=2～512；当VCO频率小于2GHz 时，N=90～5135；
对直接接口模式，当VCO频率小于300 MHz时，N=2～128；当VCO频率小于2GHz 时，N=90～1295。
工作在并行模式时，可采用9位M计数器、4位A计数器及6位R计数器，按照表1的数据格式，分别在M2_WR、M1_WR、A_WR置数脉冲的上升沿将M、A、R的二进制数据打进第一寄存器，然后在HOP_WR置数脉冲的上升沿将第一寄存器的数据送给第二寄存器，由鉴相器进行鉴相。控制时序如图3所示。
工作在直接模式时，M计数器的M8、M7和R计数器的R5、R4不用，如表1所示，直接按M、A、R的二进制代码将相应的管脚接电源或者地。
3.频率合成器的设计
频率合成器设计主要考虑指标有：信号输出相噪、杂散。
锁相环的带内噪声主要取决于参考源、鉴相器、N分频器和R分频器的噪声大小，而其带外噪声则主要取决于VCO的噪声指标。PLL对带内噪声源呈低通特性，而对VCO噪声呈高通特性。环路对带内噪声源呈低通过滤，故希望环路带宽BL选择的越窄越好；但环路对VCO呈高通过滤，又希望环路带宽BL选择的越宽越好。为了使两种噪声都得到合理的抑制，可以选择环路带宽BL在两种噪声源谱密度线的交叉点附近总是比较接近于最佳状态的。
3.1技术要求
3.2方案设计
本方案是采用一个温补晶体振荡器（TCXO）作为频率合成器的参考时钟，使用PLL实现频率合成，原理框图如图4。
PE3236工作在直接模式。在直接模式中，M计数器编程只使用M0～M6、参考计数器R只使用R0～R3。
环路的计算公式为：
由上图可得PE3236的鉴相频率FPD =96 / 12= 8 MHz，该本振输出频率在FVCO =N*FPD =824MHz，由此可得程序分频器N=103，从而求得M=9，A=3。有源环路滤波器中的运算放大器采用AD843，VCO是+12V供電的，输出频率范围800-850MHz。
3.3关键技术指标计算
3.3.1 相噪指标
环路鉴相频率为8MHz，则环路自然角频率可选在约：
ωn=2π×8M/200=251krad/s
环路带宽可确定为：
BL=（ζ+1/4ζ）wn/2=133KHz ζ=0.707
输出相噪在偏离载波1KHz、10KHz、100KHz处位于环路带宽以内，相噪主要取决于参考源的相噪。而偏离载波128KHz及以外位于环路带宽以外，相噪主要取决于VCO的相噪。晶振在偏离载波1KHz、10KHz、100KHz处相噪大约为-130dBc/Hz、-135dBc/Hz、-140dBc/Hz，经12分频可改善约21dB，接近CMOS锁相环的基低噪声-154 dBc/Hz，经环路倍频103次，相噪恶化20log103=40dB，则得输出信号环路带宽以内相噪：
对环路带宽以外，VCO在133KHz处的相噪为-125dBc/Hz，所以得输出信号环路带宽以外的相噪能达到指标要求。
3.3.2 杂散指标
环路对输出杂散的主要贡献是环路鉴相频率8MHz泄漏所致，杂散公式：边带抑制比：
3.3.3 环路参数计算
利用PE3236环路参数计算工具算得环路参数如图5所示。
上图所示的工具软件计算的环路参数只是理论值，实际调试时需要进行优化调整。
4.测试结果
用E4402频谱仪测试频谱，频谱如图6所示。
用E4402频谱仪测得在10KHz处的相位噪声为-91dBc/Hz，100KHz处的相位噪声为-100dBc/Hz，接近设计时的计算值；杂散指标为-74dB（偏离载波中心频率±8MHz以外），幅度6.9dBm，满足指标需求。
5.结束语
本文采用PLL频率合成技术，合成了具有相位噪声好、频谱纯度高、杂散指标好、小型化、低功耗等特点的频率合成器。
参考文献：
[1] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，1994.
ZHANG Jue-sheng，ZHENG Ji-yu，WANG Xin-ping.Phase Lock Technique[M].Xi’an：Xidian University Press，1994. （in Chinese）
[2] PE3236 datasheet.Peregrine Semiconductor Corp.2003.
【关键词】频率合成器；PLL
1.引言
频率合成器已经在通信、电子对抗、雷达、测量、仪器仪表等多领域得到广泛的使用。
锁相环频率合成器PLL主要由鉴相器、环路滤波器、压控振荡器三部分构成[1]。锁相环是一个相位误差控制系统，它比较输入信号和压控振荡器经分频器后输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号倍频的关系。PLL具有底相噪、杂散抑制高、体积小、重量轻、成本低、易集成、易生产等特点，因此具有广阔应用前景。
2.PE3236的特点
PLL器件使用Peregrine公司的PE3236，PE3236由10/11双模前置分频器、÷R参考分频器、÷N程序分频器、鉴相器以及逻辑控制电路组成，PE3236内部原理框图如图1所示[2]。
PE3236采用吞脉冲技术，在可编程分频器的前端加上一个10/11的双模前置分频器，总分频比N=10（M+1）+A，A≤M+1，1≤M≤511。
对并行和串行接口模式，当VCO频率小于300 MHz时，N=2～512；当VCO频率小于2GHz 时，N=90～5135；
对直接接口模式，当VCO频率小于300 MHz时，N=2～128；当VCO频率小于2GHz 时，N=90～1295。
工作在并行模式时，可采用9位M计数器、4位A计数器及6位R计数器，按照表1的数据格式，分别在M2_WR、M1_WR、A_WR置数脉冲的上升沿将M、A、R的二进制数据打进第一寄存器，然后在HOP_WR置数脉冲的上升沿将第一寄存器的数据送给第二寄存器，由鉴相器进行鉴相。控制时序如图3所示。
工作在直接模式时，M计数器的M8、M7和R计数器的R5、R4不用，如表1所示，直接按M、A、R的二进制代码将相应的管脚接电源或者地。
3.频率合成器的设计
频率合成器设计主要考虑指标有：信号输出相噪、杂散。
锁相环的带内噪声主要取决于参考源、鉴相器、N分频器和R分频器的噪声大小，而其带外噪声则主要取决于VCO的噪声指标。PLL对带内噪声源呈低通特性，而对VCO噪声呈高通特性。环路对带内噪声源呈低通过滤，故希望环路带宽BL选择的越窄越好；但环路对VCO呈高通过滤，又希望环路带宽BL选择的越宽越好。为了使两种噪声都得到合理的抑制，可以选择环路带宽BL在两种噪声源谱密度线的交叉点附近总是比较接近于最佳状态的。
3.1技术要求
3.2方案设计
本方案是采用一个温补晶体振荡器（TCXO）作为频率合成器的参考时钟，使用PLL实现频率合成，原理框图如图4。
PE3236工作在直接模式。在直接模式中，M计数器编程只使用M0～M6、参考计数器R只使用R0～R3。
环路的计算公式为：
由上图可得PE3236的鉴相频率FPD =96 / 12= 8 MHz，该本振输出频率在FVCO =N*FPD =824MHz，由此可得程序分频器N=103，从而求得M=9，A=3。有源环路滤波器中的运算放大器采用AD843，VCO是+12V供電的，输出频率范围800-850MHz。
3.3关键技术指标计算
3.3.1 相噪指标
环路鉴相频率为8MHz，则环路自然角频率可选在约：
ωn=2π×8M/200=251krad/s
环路带宽可确定为：
BL=（ζ+1/4ζ）wn/2=133KHz ζ=0.707
输出相噪在偏离载波1KHz、10KHz、100KHz处位于环路带宽以内，相噪主要取决于参考源的相噪。而偏离载波128KHz及以外位于环路带宽以外，相噪主要取决于VCO的相噪。晶振在偏离载波1KHz、10KHz、100KHz处相噪大约为-130dBc/Hz、-135dBc/Hz、-140dBc/Hz，经12分频可改善约21dB，接近CMOS锁相环的基低噪声-154 dBc/Hz，经环路倍频103次，相噪恶化20log103=40dB，则得输出信号环路带宽以内相噪：
对环路带宽以外，VCO在133KHz处的相噪为-125dBc/Hz，所以得输出信号环路带宽以外的相噪能达到指标要求。
3.3.2 杂散指标
环路对输出杂散的主要贡献是环路鉴相频率8MHz泄漏所致，杂散公式：边带抑制比：
3.3.3 环路参数计算
利用PE3236环路参数计算工具算得环路参数如图5所示。
上图所示的工具软件计算的环路参数只是理论值，实际调试时需要进行优化调整。
4.测试结果
用E4402频谱仪测试频谱，频谱如图6所示。
用E4402频谱仪测得在10KHz处的相位噪声为-91dBc/Hz，100KHz处的相位噪声为-100dBc/Hz，接近设计时的计算值；杂散指标为-74dB（偏离载波中心频率±8MHz以外），幅度6.9dBm，满足指标需求。
5.结束语
本文采用PLL频率合成技术，合成了具有相位噪声好、频谱纯度高、杂散指标好、小型化、低功耗等特点的频率合成器。
参考文献：
[1] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，1994.
ZHANG Jue-sheng，ZHENG Ji-yu，WANG Xin-ping.Phase Lock Technique[M].Xi’an：Xidian University Press，1994. （in Chinese）
[2] PE3236 datasheet.Peregrine Semiconductor Corp.2003.