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探讨了卷积码Viterbi译码的FPGA实现问题.在 Viterbi译码算法中,提出了减少路径量度的位数和流水线回索法的幸存路径等方法,能有效地减少存储量、降低功耗、提高速度,使得K=7的Viterbi 译码算法可在以单片FPGA为主的器件上实现.
卷积码Viterbi译码算法的FPGA实现
【摘 要】
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探讨了卷积码Viterbi译码的FPGA实现问题.在 Viterbi译码算法中,提出了减少路径量度的位数和流水线回索法的幸存路径等方法,能有效地减少存储量、降低功耗、提高速度,使得K=7
【机 构】
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哈尔滨工程大学信息与通信工程学院黑龙江哈尔滨150001
【出 处】
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现代电子技术
【发表日期】
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2004年1期
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