高码率LDPC码译码器的优化设计与实现

来源 :电子与信息学报 | 被引量 : 14次 | 上传用户：kaiyuanwu

【摘要】

：

本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分

【作者】

：

张靖琳刘荣科赵岭

【机构】

：

北京航空航天大学电子信息工程学院

【出处】

：

电子与信息学报

【发表日期】

：

2009年01期

【关键词】

：

LDPC码译码器优化设计 LDPC codes Decoder Optimized design

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