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时序逻辑电路中的竞争冒险是电路设计中必须考虑到的重要方面.在介绍了电平异步时序逻辑电路的模型,电平异步时序电路的竞争冒险的特有的本质险象后,提出了电平异步时序电路的本质险象的分析判断方法和解决方案.
电平异步时序电路的本质险象
【摘 要】
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时序逻辑电路中的竞争冒险是电路设计中必须考虑到的重要方面.在介绍了电平异步时序逻辑电路的模型,电平异步时序电路的竞争冒险的特有的本质险象后,提出了电平异步时序电路
【机 构】
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娄底师范高等专科学校计算机系
【出 处】
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娄底师专学报
【发表日期】
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2003年2期
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