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设计了一个与静态电路兼容的64位动态加法器，采用嵌入逻辑的动态触发器，以及多相位时钟技术，实现了与上、下级静态电路的接口．在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载，提高性能．在STMicro 90nm CMOS工艺下，该加法器可工作在4GHz时钟下，功耗45．9mW．
一种静态电路兼容的4GHz64位动态加法器设计
【摘 要】
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设计了一个与静态电路兼容的64位动态加法器，采用嵌入逻辑的动态触发器，以及多相位时钟技术，实现了与上、下级静态电路的接口．在加法器内部采用稀疏先行进位策略平衡逻辑路径长度
【机 构】
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中国科学院计算技术研究所,中国科学院研究生院
【出 处】
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微电子学与计算机
【发表日期】
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2008年3期
【基金项目】
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国家自然科学基金项目（60673146）,国家“八六三”计划项目（2005AA110010,2005AA119020）,国家“九七三”重点基础研究发展计划项目（2005CB321600）,国家杰出青年基金项目（60325205）,中科院计算所知识创新课题（20066012,20056240）
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