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基于FPGA的数字锁相环设计
基于FPGA的数字锁相环设计
来源 :第七届全国信号与信息处理联合会议暨首届全国省(市)级图象图形学会联合年会 | 被引量 : 0次 | 上传用户:wsx19810518
【摘 要】
:
本文介绍了一种锁相环位同步提取电路的设计,简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果,验证了设计的
【作 者】
:
李洪刚
刘广武
【机 构】
:
中国航天科工集团第三研究院8357所,天津 300141
【出 处】
:
第七届全国信号与信息处理联合会议暨首届全国省(市)级图象图形学会联合年会
【发表日期】
:
2008年期
【关键词】
:
FPGA
数字锁相环
设计
Verilog语言
位同步提取
主要模块
基本原理
仿真结果
正确性
验证
系统
电路
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本文介绍了一种锁相环位同步提取电路的设计,简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果,验证了设计的正确性。
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