【摘 要】
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并行存储体结构硬宏单元多，面积开销大，物理实现面临严峻挑战.有限的面积将导致硬宏单元的紧密排列，引发局部拥塞的现象.该文以1.0GHz YHFT-DX芯片内核阵列存储体为背景，利用
【机 构】
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湖南省长沙市国防科技大学计算机学院 410073
【出 处】
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第十八届计算机工程与工艺年会暨第四届微处理器技术论坛
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并行存储体结构硬宏单元多，面积开销大，物理实现面临严峻挑战.有限的面积将导致硬宏单元的紧密排列，引发局部拥塞的现象.该文以1.0GHz YHFT-DX芯片内核阵列存储体为背景，利用手工布局关键数据路径标准单元和宏模块的方式，使设计满足时序要求的同时减小面积，并与集成电路传统物理设计结果进行了比较.最终版图面积压缩16％，时序收益达260ps.
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