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随着器件特征尺寸越来越小，CMOS集成电路的闩锁效应越来越显著。本文根据P衬底N阱工艺中的四端pnpn结构，详细地解释了闩锁效应的形成机理.介绍了在集成电路设计和版图方面如何采用有效的措施来避免、降低甚至消除闩锁效应的形成，这是深亚微米CMOS高速电路实现的基本保障。
深亚微米CMOS闩锁效应分析及预防
【摘 要】
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随着器件特征尺寸越来越小，CMOS集成电路的闩锁效应越来越显著。本文根据P衬底N阱工艺中的四端pnpn结构，详细地解释了闩锁效应的形成机理.介绍了在集成电路设计和版图方面如何
【机 构】
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电子科技大学电子薄膜与集成器件国家重点实验室 成都 610054
【出 处】
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四川省电子学会半导体与集成技术专委会2008年度学术年会
【发表日期】
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2008年期
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