本文对一种基于NC-Verilog 的并行逻辑模拟进行了阐述。随着集成电路设计技术的发展，集成电路的规模越来越大，而作为验证重要手段之一的逻辑模拟技术也遇到了不少困难，其中主要的困难是模拟器的模拟速度难以达到验证要求。为了解决这个困难，可以采用并行逻辑模拟技术。并行逻辑模拟技术有同步和异步两种实现形式，对于需要节拍级同步的系统可以采用同步并行逻辑模拟的方法。在一个基于NC-Verilog的SoC系统上进行3个子系统的同步并行逻辑模拟实验，通过共享内存的方式进行通信，利用信号量机制实现同步，结果显示，对于访存密集型的测试向量，并行模拟的加速比在1.1～1.2 左右，对于运算密集型的测试向量，加速比在1.4～1.5左右，模拟速度有了明显的提升，实验证明并行逻辑模拟的方式很有效。