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随着集成电路复杂度的日益提高，测试复杂度日益增大，可测性设计逻辑面临性能、面积和功耗开销带来的挑战。为了降低由插入扫描链过程而增加的Mux数量，并固化设计模块，使得在后续的设计中实现可重用而无需再进行扫描设计。本文针对YHFT-DX DSP的可测性设计采用了层次化扫描链插入方法，并充分利用设计中的门控时钟单元。实验结果表明：本文的方法不仅实现了单模块可测性、降低了面积开销、缩短了整个设计的迭代周期，同时也降低了总功耗。