随着数字技术的发展，传统的并行接口已经难以满足人们对速度的要求，由于Serdes技术有较强的抗噪声与抗干扰能力、成本低、适合于高速传输等优点，越来越受到人们的关注。如今Serdes技术广泛应用于广域网和局域网通信，时钟数据恢复电路(CDR)是Serdes接收机中的重要模块，因此研发具有我国自主产权的CDR芯片具有重要意义。　　 本设计采用TSMC0.18μmCMOS工艺，完成了6.25Gb/s半速率时钟数据恢复电路。电路的鉴相器属于Bang-bang结构，速度快。鉴相器是由3个双边沿触发器(DETFF)构成，需要一对正交时钟。本设计还加入了鉴频器，用以提高环路的捕获范围，该鉴频器由2个正交的PD与1个双边沿触发器构成。鉴相器的输出与鉴频器的输出在VI转换器中进行相减运算。VI转换器的输出经过二阶滤波器得到一个较平稳的电压，用以控制振荡器的输出频率。振荡器需要给鉴频鉴相器提供4路时钟信号，因此本设计采用了4级环形振荡器，并采用了负延迟技术来提高输出频率。　　 本设计根据Pottb(a)ck鉴频鉴相器的原理，设计了一个新型的适用于半速率CDR电路的鉴频鉴相器，如果输入的数据速率达到12.5Gb/s，先前的PFD中DETFF的保持时间与建立时间难以达到要求，因此该PFD就完成不了鉴相的工作。而此新型PFD中只包含D触发器(DFF)，对保持时间与建立时间的要求没那么严格，仿真表明新型PFD是完全可以工作在如此高的速率。　　 本设计增加了锁定指示电路来检测环路是否锁定，以通知下级数字电路。该电路有时钟输入端与数据输入端。时钟来自环形振荡器中的任何一路。数据输入端接的是鉴频鉴相器中的另一个PD的输出。可以根据输入数据信号是否有跳变来判断环路是否锁定，有跳变则环路失锁，无跳变则表明环路锁定。　　 整个芯片的面积是0.7×0.78mm2，芯片的测试结果为:功耗为162mW，CDR环路捕获范围是300MHz，输出时钟峰峰值抖动为16ps。