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电子产业的迅猛发展在为功率金属氧化物半导体场效应管(Power MOSFET)带来更广阔应用市场的同时,也对功率MOSFET产品提出了更高的要求。而面向消费电子的低压沟槽金属氧化物半导体场效应管(Trench MOSFET,通常称为UMOS)为了满足市场的需求,在保证耐压的前提下,不断降低导通电阻与寄生电容特别是栅漏电容。本文选取了UMOS的沟槽深度、源极沟槽式接触孔的尺寸、沟槽底部栅氧化层厚度为研究目标,最终完成20V N沟道UMOS的设计及对其栅漏电容的优化。本文首先研究栅极沟槽深度的变化对UMOS的主要参数的影响。仿真时假设源极沟槽接触的宽度为0.3gmm,深度为0.4gm,沟槽底部栅氧化层厚度为200A。仿真表明沟槽深度的增加使UMOS的漏源击穿电压(Breakdown Voltage, BV)降低、导通电阻减小、栅漏电容增加。本文击穿电压的设计目标为20V,而实际击穿电压必须有一定的容限,根据仿真结果选定UMOS的沟槽深度为1.3μm,得到击穿电压为21.48V,特征导通电阻在VGS=4.5V时为11.03mΩ·mm2,栅漏电容在VGS=10.5V时为9.17E-02fF。源极采用沟槽式接触可以使器件摆脱接触对元胞尺寸的限制,同时抑制寄生三极管的开启,且能改变电流路径使器件的击穿点发生转移。本文研究了沟槽式接触宽度与深度的变化对UMOS性能的影响。为了保证取得较低的导通电阻,根据仿真结果,本设计的源极接触孔最终宽度与深度分别为0.3μm与0.6μmm,得到的击穿电压为21.48V,特征导通电阻在VGS=4.5V时为11.02Ω·mm2,栅漏电容为8.97E-02fF。为了实现栅漏电容优化,本文研究了沟槽底部氧化层厚度对器件主要性能的影响。仿真结果表明沟槽底部栅氧化层厚度的增加使导通电阻增加、击穿电压升高、栅漏电容减小,但击穿电压的升高与栅漏电容的减小并不是无限度的。当沟槽底部栅氧化层达到一定厚度时,击穿电压与栅漏电容基本上保持不变。结合上述研究给出了两种优化栅漏电容的方法：一是只增加UMOS的沟槽深度与沟槽底部栅氧化层的厚度,利用沟槽底部栅氧化层厚度提升击穿电压与减小栅漏电容,利用增加沟槽深度降低导通电阻。仿真得出当沟槽深度为1.7gm,沟槽底部栅氧化层厚度为320.1nm时,栅漏电容减小了14.1%,其它参数基本不变；二是通过增加沟槽底部栅氧化层厚度提升器件耐压,通过增加外延层掺杂浓度减小导通电阻,其它条件不变,从而实现栅漏电容的降低。当沟槽深度为1.7μm,沟槽底部栅氧化层厚度为420.1nm,外延层浓度为(6.54E+16)cm-3时,栅漏电容减小了22.3%,其它参数基本上不变。而且这两种优化方法不需要增加额外的掩膜,因此不会增加成本。