近年来，在电子信息产业强力推动下，集成电路的发展取得了巨大进步，单芯片的集成度最高已达数亿门。在集成度大幅提高的同时，制造工艺也逐步缩小。目前，40nm与65nm已成行业主流，28nm与20nm也有产品问世。集成规模的大幅提高和工艺的进一步缩小给集成电路的验证带来了巨大的挑战。高速图像压缩芯片实现了JPEG2000图像压缩算法，规模4千多万门，采用130nm工艺生产，设计最高工作频率240MHz，最高数据处理能力120MSamples/s。本论文主要介绍了该芯片流片前的验证工作，包括功能仿真、时序仿真、静态时序分析以及形式验证。功能仿真通过直接验证方法与基于OVM的随机验证方法，搭建了基于NC-Verilog的直接仿真验证平台与随机仿真验证平台，完成了芯片逻辑功能验证工作。时序仿真使用网表与时序约束文件，通过时序仿真验证平台，完成了芯片接口时序、异步时序以及PLL工作时序的验证工作。静态时序分析通过PrimeTime，对芯片的所有同步路径时序进行了验证。形式验证通过Formality完成了芯片设计过程中移植性检查。