随着深亚微米集成电路技术的不断成熟，集成电路规模的不断扩大，系统芯片测试的复杂度远远超出了人们的想象。芯片的测试问题成为制约整个行业发展的瓶颈。如何在设计初期就开始考虑并解决设计完成后的测试问题，已经是芯片设计领域的重要课题。本文在对系统芯片可测试性设计的理论作了较为深入的研究基础上，对一款DSP芯片的测试控制体系和乘法器，SRAM的测试进行了研究和设计。 对于测试系统控制模块的设计，主要以IEEE1149.1边界扫描协议规定的测试传输状态机为核心逻辑，同时，参考用于Soc测试的IEEEP1500理论，加入特殊的测试指令和数据寄存器，实现测试控制操作。 乘法器的设计主要考虑到不同实现结构对模块在速度和面积等性能上的影响，通过FPGA实现对比当前常见的乘法器结构，决定采用改进布斯算法阵列结构实现乘法器。对于它的测试，测试向量产生借助于自动测试模式生成器(automatictestpatterngenerator，ATPG)，同时植入内部测试扫描链完成整个乘法器模块的测试。 对于存储模块SRAM的测试，用内建自测试(BIST，Built-inSelf-test)的方法完成，在分析SRAM常见故障模型以及测试算法后，对现有的March算法进行改进，采用March13n作为本设计测试算法，测试结果表明它可以覆盖绝大多数的故障；同时，对BIST实现的各电路功能模块，比如自测试控制器等进行了细致的研究和分析。最终从BIST硬件电路带来的系统额外开销来分析，该测试完全达到设计要求。 本论文的研究可以满足整个DSP测试要求，保证其能正常工作，同时也为嵌入式芯片的可测试设计积累了经验。