【摘 要】
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随着人工智能科学和大规模科学计算的高速发展,计算机软件对硬件计算能力的要求越来越高。目前许多计算机都采用GPU+CPU异构体系结构来提升性能。随着需要处理的数据量逐渐增加,应用程序对GPU的内存容量需求也越来越高,迫切需要引入虚拟地址空间来增加GPU内存的利用率。GPU+CPU异构体系结构的编址方式经历了独立内存空间、统一虚拟地址、统一内存空间的发展过程。GPU中引入统一内存空间,可以在运行时将程
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随着人工智能科学和大规模科学计算的高速发展,计算机软件对硬件计算能力的要求越来越高。目前许多计算机都采用GPU+CPU异构体系结构来提升性能。随着需要处理的数据量逐渐增加,应用程序对GPU的内存容量需求也越来越高,迫切需要引入虚拟地址空间来增加GPU内存的利用率。GPU+CPU异构体系结构的编址方式经历了独立内存空间、统一虚拟地址、统一内存空间的发展过程。GPU中引入统一内存空间,可以在运行时将程序和数据按需分段装入内存。这不仅在逻辑上扩大了GPU的内存容量,还有利于实现多个程序高度并发执行,提高内存中代码的利用率。但是,引入统一内存空间之后,GPU访问内存时需要增加额外的虚实地址转换步骤。当前GPGPU采用SIMT执行模式,按照warp组织线程。每当执行一条load/store指令时,32个线程同时发出32个不同的虚实地址转换请求,导致GPU快表的命中率大幅降低,需要借助Page Walk Cache（PWC）部件降低访问页表的次数。主流的PWC要么以保存许多重复信息为代价实现虚拟地址的4～2级索引并行查找,提高查询速度;要么通过串行查找4～2级索引来消除重复信息,增加PWC容量。在PWC查找时间和命中率上,二者不可兼得。本文针对上述问题进行了研究,主要工作有如下三点:（1）本文分析了多个GPGPU应用程序执行过程时,整个生命周期内虚拟地址流的局部性特征,测试使用的GPGPU开启统一内存空间。我们发现虚拟地址的4级和3级索引是导致PWC中信息冗余的原因,2级索引是导致PWC命中率低的原因,而1级索引是导致GPU快表命中率低的原因。（2）本文针对（1）中的分析结果和主流PWC结构中存在的问题,提出了一种树形结构PWC:压缩存储Page Walk Cache（Compressed Page Walk Cache,CPWC）。它可以在保留虚拟地址4～2级索引并行查找的前提下消除PWC中的重复信息。（3）本文针对树形PWC结构,提出了CPWC中虚实地址转换信息的写入、读取和更新规则,以便于充分发挥CPWC的全部性能。该规则对程序员和操作系统透明,且只需要修改少量硬件即可实现。本文采用Translation-Path Cache（TPC）结构作为基准,与CPWC的性能进行了对比。实验表明,在存储空间开销几乎相同的情况下,与TPC相比CPWC可以获得平均25.3%的IPC提升,有效提高了GPU中虚实地址转换的吞吐量。
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