近年来消费者对视频应用如安全监控、远程可视会议电话、HDTV、VOD等的需求越来越大,相关产业迅速发展,然而这类应用与现有的通信带宽和存储空间不足之间的矛盾也日益凸显。因此对于视频信号的处理传输等问题已经发展成目前学者研究的重点领域。　　H.264标准相对于先前的一些视频编码的标准如MPEG2,在取得相同的视觉画质的前提下,平均可以节约一半左右的码流。而为了达到以上这些性能指标, H.264运用了很多新技术和新方法,大量的增加了运算的复杂度。　　在H.264的视频编码器里帧间预测运动估计模块的运算量占整个编码器运算量的80％以上，是编码速度提高的瓶颈,因此在设计中必须对其进行优化。　　本文首先对H.264编解码标准做了简单的介绍,然后再简单分析了H.264帧间运动估计,提出了一种适于视频压缩中进行亮度帧间运动估计时使用的高速缓存存储结构的设计方案。在一个视频序列中相邻帧的像素有比较强的关联性,在对当前宏块进行预测时需用到的左侧块和上侧块的像素值已经读取过。因此,将前级预测的亮度像素值存储在高速缓存存储器中可以重复使用,并且减少了对外部RAM的访问,提高了运算效率。本设计提出的高速缓存存储器,包括TLB单元,读写控制单元,以及一个深度为48的BUFFER,同时也适用于色度预测。　　用于视频编码器的Cache采用的是Top-down的设计方法,首先进行最顶层的结构定义,接着用Verilog HDL对设计的行为进行实现。设计完成后在和舰科技的0.18微米的CMOS标准单元工艺库下用DC工具进行了综合,结果显示本设计的门数为20.03K,功耗大约在12.4mW,工作频率是166.7MHz,达到了编码器的工作频率要求,表明本设计适合运用于高清编码器中,能够满足实时高清编码器的实时性要求。