随着半导体工艺技术的不断进步,集成电路遵循摩尔定律发展,因此电路规模和复杂度均有逐年提高的趋势。面对电路设计上的这些挑战,So C设计方法应运而生。So C方法重用了第三方提供的IP核,因而能大大降低设计的复杂度,提高设计可靠性,缩短设计时间,逐渐成为集成电路设计的主流。基于IP核重用的So C方法在电路设计上带来便利的同时,也给集成电路可测性设计增加了新的挑战和问题。由于系统内嵌的IP核不断增多,内嵌深度不断加深,严重影响IP核测试访问的透明性,降低了IP核测试覆盖率;集成电路测试时,为了在最短时间内敏化尽可能多的电路故障,向测试电路施加的测试向量相关性很小,导致电路在短时间内翻转次数较高,造成电路测试功耗比正常工作功耗要高好几倍[7]。降低IP核测试功耗是集成电路可测性设计迫切需要解决的一个问题。本文从国内外研究热点出发,从IP核测试访问和扫描链低功耗测试技术这两方面开展了研究。主要的工作和创新点如下:1、对IP核测试标准IEEE Std 1500进行了研究分析,剖析了IEEE Std 1500在工程应用的不足之处;针对工程应用的简化测试控制方式,提出了一种简化的WBR方案。该方案具有针对性地提高IP核测试的可观察性和可控制性的特点。另外,与典型WBR方案相比,简化的WBR方案有效地降低了测试硬件开销。2、实验通过简化的控制方式验证了简化的WBR方案的有效性。实验结果表明,简化的WBR方案能有效提高IP核测试覆盖率6.99%—21.78%,相比典型WBR方案,插入的逻辑门却减少了50%。3、对IP核扫描链测试功耗的产生进行了分析,针对动态功耗产生的特点,提出了一种以扫描单元种类为筛选单位的扫描链部分输出抑制技术;在此基础上,提出了一种通过启发式算法对峰值功耗或平均功耗进行优化的筛选策略。该筛选策略在芯片面积约束下,提供了一种峰值功耗或平均功耗局部最优的筛选方案。4、搭建非定制标准逻辑库单元实现扫描链部分输出抑制技术的实验环境,验证了所提筛选策略的扫描链部分输出抑制技术的有效性。实验结果表明,在芯片面积约束下,相比扫描链输出抑制技术,提供的筛选方案使得测试峰值功耗降低了8.04%—18.09%,平均功耗降低了13.33%—14.70%。