【摘 要】
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本文设计了一个应用于微处理器中作为时钟驱动的高性能电荷泵锁相环(CPPLL)电路,本次设计采用标准的CMOS电荷泵锁相环结构,主要包括鉴频鉴相器、电荷泵、低通滤波器、压控振
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本文设计了一个应用于微处理器中作为时钟驱动的高性能电荷泵锁相环(CPPLL)电路,本次设计采用标准的CMOS电荷泵锁相环结构,主要包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器五个部分。在详尽分析锁相环内部结构和基本原理的基础上,研究了其相位噪声特性和环路特性,并对该锁相环进行了详细的模拟仿真。最后,完成版图绘制和后仿真工作。为了使整个电荷泵锁相环的电路结构达到最优化,本次设计采用多种新结构:采用了有效消除死区的鉴频鉴相器结构;采用了低功耗、高充放电速度、并很好抑制电荷共享效应的电流模电荷泵结构;采用了宽振荡范围、低噪声的两级差分负阻压控振荡器结构;采用了噪声低、功耗小的电流模滤波器电路;采用了工作速度较快的Master-slave分频器电路。通过仿真验证,本设计在以理想时钟源为参考信号时,系统锁定时间为12.5μs,中心振荡频率为533MHz输出频率66MHz,环境温度在-55℃～125℃之间变化时,频率抖动为:ΔF p?p=87.721Hz,相对频率抖动为:0.0021442‰;周期抖动为:ΔT p?p=4.289ps,相对周期抖动为:0.0021445‰。锁相环的整体功耗小于30mW。实现了稳定性好,锁定时间快,功耗低的设计目标。
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