锁相环技术长期广泛应用于电子系统的各个领域，而随着系统集成化的发展，集成锁相环电路成为关键课题和研究热点，因为锁相环的性能直接影响了各种集成电子系统的性能。目前，锁相环芯片正呈现出高性能、多功能、多模式的发展趋势，本论文针对FPGA时钟网络和射频收发前端两种不同的应用需求，分别对可重构的整数型锁相环和小数型锁相环在一些关键技术进行了研究。　　 本文分析偶数级差分环形振荡器的起振过程，阐述了这种振荡器存在“稳定平衡态”而有可能导致不能起振的原因，并提出了相应的解决方法。　　 设计实现了用于FPGA中的多功能可重构宽带锁相环时钟发生器。提出了一种“延时分割”方法来提高具有连续分频和相移、占空比调节功能的计数器的速度。整个时钟发生器具有时钟发生和相位对准两种模式，可实现270MHz到1500MHz的频率调节，输出时钟可以通过编程任意改变频率、相位和占空比等，锁定时间约为2μs，时间抖动rms值小于9ps。　　 论文分析了锁相环系统传输理论，结合各模块参数与系统传输函数的关系，提出了增益正比于振荡频率的VCO设计思想，制定的相应的设计流程，并通过设计实现电容电感双频段VCO进行了验证，这种VCO有利于保持系统环路带宽的恒定性。　　 结合上述VCO设计思想，本文实现了双频段小数型频率综合器，能够覆盖2.5GHz和3.5GHz两个频段，具有四路正交信号输出。使用2/3分频级联的方式实现了多模可编程高速分频器，并采用3阶△∑调制器进行调制。测试结果表明频率覆盖范围为2452～2659MHz，3345～3613MHz，相位噪声在2.5GHz和3.54GHz中心频率下分别为-115.6dBc/Hz@1MH和-109.0dBc/Hz@1MH，锁定时间小于25μs。　　 以上三个电路设计均采用0.13μm标准CMOS工艺进行流片，并完成了全面的功能验证和性能测试。