【摘 要】
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模数转换器在信号处理系统中占据重要地位,直接射频采样概念的提出,使模数转换器朝向GS/s级高带宽方向发展。现代工艺下,电源电压幅值减小,输入信号电压摆幅缩小等劣势逐渐明显,打包电路对于时间边沿分辨率已经超过对电压的分辨率,电压域模数转换器从电压域转换到时间域是未来发展的一种研究趋势。时间域模数转换器因其独特的信息传输方式,能够克服电压域电压幅值减小,输入信号电压摆幅缩小等劣势,同时能够享受摩尔定律
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模数转换器在信号处理系统中占据重要地位,直接射频采样概念的提出,使模数转换器朝向GS/s级高带宽方向发展。现代工艺下,电源电压幅值减小,输入信号电压摆幅缩小等劣势逐渐明显,打包电路对于时间边沿分辨率已经超过对电压的分辨率,电压域模数转换器从电压域转换到时间域是未来发展的一种研究趋势。时间域模数转换器因其独特的信息传输方式,能够克服电压域电压幅值减小,输入信号电压摆幅缩小等劣势,同时能够享受摩尔定律红利。随着工艺节点的降低,电路最小时间延时越来越低,最小时间量化步长越来越小。电源电压降低,脉冲信号跳变沿时间缩短,时间域ADC在相同性能下,面积与功耗均优于电压域ADC。针对以上情况,本文设计了一款采样率8GS/s、分辨率6位的时间域折叠内插ADC。本文重点研究并分析了以下内容:（1）设计了一款超高速电压时间转换电路,利用反相器做比较器,实现超高速,同时对VTC失配进行前台校准,来校准其线性度;（2）提出了一款时间域折叠内插电路,进行两次折叠与四次内插操作,折叠电路对信号进行自动选择,节约硬件资源,两次折叠能够避免信号通路延时误差,内插操作来增加过零点数量,提升量化精度;（3）提出了一款高速高分辨率的时间域比较器,利用一对差分时钟控制,时间分辨率能够达到fs量级,失调时间仅有0.2ps;（4）提出了一款时钟产生电路,利用CML逻辑电路低摆幅高速的特性,搭建分频器电路,输入16G差分时钟,来产生8G的正交差分时钟,同时利用CML逻辑电路作为门电路特性,产生所需的占空比时钟。最后,对整体时间域折叠内插ADC进行了仿真验证与版图设计。本项目在TSMC 28nm 1P9M标准CMOS工艺下完成设计,电源电压为1V,ADC核心功耗为14.13mW,整体面积为912um*890um。在输入信号频率为425.781M的情况下,SNDR为36.22dB,SFDR为45.7dB,输入信号为3332.031M时可达到的最高SNDR为35.38dB,SFDR为42.62dB。
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