随着集成电路工业的飞速发展,CMOS工艺已经成为了当前最为主流的集成电路工艺。然而,随着集成电路特征尺寸的不断减小,一些传统工艺已无法适应集成电路的发展。比如当特征尺寸减小到45nm以下时,等效栅氧化层的厚度将会变得小于1nm,隧穿电流开始非常显著,这就需要采用一种新的技术—原子层淀积（Atomic Layer Depositon,简称ALD）制备高k栅介质。再如在动态随机存储器（DRAM）中为了获得更高的电容密度,也需要原子层淀积技术。由于ALD淀积具有诸多出众的特性,它在半导体的许多领域内都得到了广泛的应用。因此开展原子层淀积的实验和理论研究具有重要的指导意义。论文首先研究了不同晶向Si衬底上（Si（100）、Si（110）和Si（111））原子层淀积Al₂O₃薄膜。实验发现,Si（110）衬底上ALD Al₂O₃薄膜生长速度要比在Si（100）和Si（111）衬底上慢大约4%～10%,这可能是由于Si（110）衬底上的原子密度最大,表面单位面积的原子数量过多对生长造成的影响;研究表明,在Si（110）和Si（111）衬底上生长Al₂O₃高介电常数薄膜时,经过TMA 900s预处理的样品没有发现Si的明显的XPS氧化峰谱,而没有经过TMA预处理的样品则有Si的混合氧化峰谱;对于Si（100）衬底,无论样品是否经过TMA预处理,Al₂O₃薄膜都没有发现明显的XPS氧化硅峰。通过对不同样品的C-V曲线观察,发现TMA预处理过的样品其C-V曲线都会向正电压方向有一定程度的偏移,这可能是由于TMA预处理一定程度上减少了界面附近的氧空位,也可能是在薄膜中引入了一些负电荷。其次,论文研究了以TMGa（三甲基镓）和AsH₃（砷烷）为前驱体,在羟化SiO₂表面上ALD淀积GaAs起始反应机理。整个初始反应可以分为两个半反应。计算结果发现,从整体上与反应物相对比,两个半反应都是放热反应,也就是说从能量角度来看反应都朝着有利的方向发展。TMGa半反应和AsH₃半反应的能量势垒分别为14.22和40.94 kcal/mol,也就是说,AsH₃半反应相对更加不容易进行,所以在ALD淀积的初始阶段适当加长AsH₃的脉冲时间也许会对后面一个半反应产生更好的效果。两个半反应中,能量最低的状态是物理吸附态,所以最终副产物的脱附还需要一定的能量来克服不高的势垒,但总的来说,产物的脱附在两个半反应中都比较容易实现,在实际实验操作中则要在惰性气体的冲洗上稍加时间即可。最后论文用密度泛函（DFT）方法对在Si（100）表面ALD淀积掺氮ZnO薄膜的初始反应进行了理论计算。我们给出了整个淀积过程中所包含的三个半反应,它们的反应过程、能量路径以及有代表性的化学键的键长变化。计算结果表明,三个半反应在能量上来说都朝着有利的方向进行。计算获得二乙基锌半反应的过渡态能量势垒为32.951 kcal/mol,整个半反应放热16.506 kcal/mol;在第二部分,两个半反应是并行发生的,与各自的反应物相比,NH₃半反应和H₂O半反应分别放热15.641和24.966 kcal/mol,对应的反应能量势垒分别为33.916和22.489kcal/mol。计算结果表明,H₂O半反应更容易进行,表面会留下更多的-ZnOH^*位留待后面的ALD薄膜淀积过程,较少的-ZnNH₂^*表面位也正好对应了N原子作为掺杂杂质的要求。从实验角度来看,在第一部分二乙基锌半反应的吸附之后,两个半反应更难进行一些,所以在实验中建议采用更长的二乙基锌脉冲时间来获得较好的-ZnCH₂CH₃^*表面原子簇覆盖率。