本文来源于西安电子科技大学微电子学院关于网络处理器设计的项目,本文主要是对嵌入式处理器中的高速缓存(Cache)进行研究与设计。微处理器设计的难题之一就在于其高性能与外存储器的低读取速度极不相配,这在很大程度上限制了微处理器的性能及效率。尽管有多种解决方案解决该问题,但在微处理器中片上Cache是目前被广泛应用的一种有效方法,因此设计高性能的Cache电路至关重要。本文对Cache设计的主要目的是根据课题设计要求的设计参数,实现Cache的基本功能,在此基础上,使所设计的Cache性能尽可能得到提高。本文在充分理解Cache结构特点的前提下,对Cache进行了详细结构设计,分别设计了16KB的I-Cache以及8KB的D-Cache;并且采用了32路组关联的CAM-RAM结构来实现Cache的轮询操作的查询机制;采用了写回操作的方法实现Cache的写策略,使用了每个Cacheline用两个dirty位的方法来进行标记;本文主要对Cache的数据通路进行全定制的电路设计,详细研究分析了其中关键电路的设计思路,并对部分电路进行Hspice的仿真,以验证该电路是否符合设计的目的;使用SimpleScalar软件对Cache进行性能评估,配置合适的设计参数,对所设计的Cache进行性能上的仿真,最后得到所设计的Cache的性能符合项目要求的结果;将Cache的数据通路进行RTL描述,并将描述的结果与Cache的状态迁移结合在一起进行功能仿真,验证了所设计的Cache功能的正确性。本文完成了Cache的设计以及功能、性能仿真,仿真结果表明,所完成的设计与预定目标一致。